QUICKLOGIC FPGA AUTO ROUTING

 

ΠΕΡΙΕΧΟΜΕΝΑ

Εισαγωγή

Εισαγωγή Σχηματικού

Λειτουργική Εξομοίωση (Functional Simulation)

Generate Quicklogic Netlist File (.edif)

Auto Routing and Results Examining

Εισαγωγή EDIF

Εξομοίωση Χρονισμού

 

 

1. Εισαγωγή

Σ’ αυτό το tutorial θα μεταφράσουμε το σχέδιο που δημιουργήθηκε στο Mentor Graphic Design Architect σε Quicklogic Netlist File (.edif) το οποίο επιπλέον χρησιμοποιείται για να παράγουμε το FPGA chip. Όταν το FPGA chip δημιουργηθεί μπορεί να γίνει backannotated και να ξαναεξομοιωθεί για ακριβής καθυστερήσεις.

 

 

2. Εισαγωγή Σχηματικού

1. Καλέστε το ‘Design Manager’ με

$ ql_dmgr

2. Διπλό κλικ στο εικονίδιο ql_da στο ‘Tools’ παράθυρο και θα εμφανιστεί το ‘Design Architect’ παράθυρο.

(μπορείτε επίσης να τυπώσετε στο ql_da για να καλέσετε το Design Architect με τις Quicklogic βιβλιοθήκες στην γραμμή εντολών).

  1. Επιλέξτε ‘Open Sheet’ στο παράθυρο ‘Session Palette’. Ένα πλαίσιο διαλόγου θα εμφανιστεί.
  2. Στο πλαίσιο “Component Name” συμπληρώστε το path με το όνομα του εξαρτήματος που θα δημιουργήσετε. Μετά κλικ ‘ΟΚ’.
  3. Για να εισάγετε το σχηματικό, αρχικά επιλέξτε τις ‘QUICKLOGIC LIB’ βιβλιοθήκες με αριστερό κλικ στο “Libraries” του μενού. Μετά κλικ στη ‘QUICKLOGIC’ βιβλιοθήκη.
  4. Μια λίστα από εξαρτήματα θα εμφανιστεί στην παλέτα. Επιλέξτε τα απαραίτητα εξαρτήματα που χρειάζονται για το σχηματικό, τα τοποθετείτε και τα δρομολογείτε (place and route).

(ανατρέξτε στο Design Architect tutorial αν δεν είστε εξοικειωμένοι με την εισαγωγή σχηματικού).

  1. Είναι απαραίτητο να έχετε pads εισόδου και εξόδου στο σχηματικό σας. Αυτά μπορούν να επιλεγούν με κλικ στο PAD από την ‘QUICKLOGIC’ βιβλιοθήκη παλέτα.

Σημ: το pad πρέπει να τοποθετηθεί μεταξύ της Input (Output) port και της Input (Output) net.

8. Μετά ελέγξετε και αποθηκεύσετε το φύλλο σας.

9. Επίσης είναι απαραίτητο να Δημιουργήσετε ένα Σύμβολο για το σχηματικό που εισάγατε. Βεβαιωθείτε ότι το σχηματικό σας δεν έχει καθόλου λάθη πριν δημιουργήσετε το σύμβολο.

10. Για να Δημιουργήσετε το Σύμβολο από το κυρίως μενού, επιλέξτε

Miscellaneous -> Generate Symbol

Θα ανοίξει ένα νέο παράθυρο. Κλικ στο ΟΚ για να αποδεχθείτε τις default επιλογές.

11. Όταν το φύλλο του συμβόλου εμφανιστεί, προσθέστε την ιδιότητα DEVICE_TYPE και θέσετε την τιμή του ίση με p8x12b. Επίσης προσθέστε την ιδιότητα PACKAGE_TYPE και θέσετε την τιμή του ίση με pl68. Μετά κλικ στο ΟΚ και προσθέστε και τις δύο αυτές τις ιδιότητες στο top-level σύμβολό σας.

12. Ελέγξετε και αποθηκεύσετε το σύμβολο. Μπορείτε να ελαχιστοποιήσετε (minimize) το Design Architect παράθυρο.

 

 

3. Λειτουργική Εξομοίωση (Functional Simulation)

  1. Στο Design Manager, καλέστε Quicksim II από το Tools παράθυρο με διπλό κλικ στο ql_psim.
  2. Επιλέξτε το σχέδιο που δημιουργήσατε στο Design Architect χρησιμοποιώντας το Navigator. Για pre-layout εξομοίωση, βεβαιωθείτε ότι το “Timing Mode” είναι σε “Unit”. Μετά κλικ στο ΟΚ για να πάρετε το Quicksim II.
  3. Κάνετε την εξομοίωση όπως προηγουμένως ή δείτε το κατάλληλο tutorial στο Quicksim.

 

 

4. Δημιουργία QuickLogic Netlist File (.edif)

1. Για να μεταφράσετε το σχέδιο σας σε ένα Quicklogic Netlist File (.edif), από το Design Manager, διπλό κλικ στο ql_edifout. Χρησιμοποιήσετε το ‘Navigator’ για να επιλέξετε το σχέδιο σας. Επίσης, ορίστε ένα όνομα αρχείου στο πεδίο “Output netlist file”.

(Σημ: το Output netlist όνομα πρέπει να είναι το ίδιο όνομα σχεδίου με επέκταση edif. Π.χ: αν το όνομα του σχεδίου σας είναι ‘fulladder’ τότε το Output netlist όνομα αρχείου θα πρέπει να είναι ‘fulladder.edif’).

2. Μετά κλικ στο ΟΚ.

(Σημ: αν δεν ορίσετε ένα pathname για το .edif filename αυτό θα δημιουργηθεί στο $MGC_WD directory)

3. Επαληθεύστε ότι το netlist σας παράχθηκε επιτυχώς ελέγχοντας την ύπαρξη του .edif αρχείου.

 

 

5. Auto Routing and Results Examining

  1. Καλέστε SpDE από το Mentor Graphics Design Manager με διπλό κλικ στο αντίστοιχο εικονίδιο στο Tools παράθυρο.
  2. Ένα πλαίσιο διαλόγου θα περιμένει για ένα “.chp” αρχείο (ένα τοποθετημένο και δρομολογημένο σχέδιο), ή ένα “.edif” αρχείο. Χρησιμοποιήστε το Navigator για να επιλέξετε το “.edif” αρχείο που δημιουργήσατε χρησιμοποιώντας ql_edifout. Και μετά κλικ στο ΟΚ για να πάρετε το SpDE.
  3. Όταν το SpDE παράθυρο εμφανιστεί επιλέξτε Import -> EDIF από το File μενού.
  4. Τοποθετείστε το EDIF αρχείο που πήρατε από το σχηματικό σας σχέδιο και μετά κλικ στο ΟΚ.
  5. Από το κυρίως μενού επιλέξτε, View ->fit
  6. Μετά τρέξτε το επιλέγοντας από το κυρίως μενού, Tools -> run tools και μετά κλικ στο ΟΚ.
  7. Αποθηκεύστε (αυτό το βήμα δημιουργεί ένα .chp αρχείο).
  8. Η φυσική εικόνα του chip θα εμφανιστεί στη οθόνη (ο εσωτερικός πίνακας αρχικά θα είναι κενός, γιατί το σχέδιο σας δεν έχει απεικονιστεί ακόμα).
  9. Για βελτιστοποίηση, Tools -> path analyzer

Μετά εισάγετε τον βέλτιστο χρόνο που χρειάζεστε για ένα δεδομένο net και τρέξτε το Tools? παρατηρήστε την αλλαγή στο σχέδιο.

10. Μπορείτε τώρα να κλείσετε το SpDE.

 

 

6. Backannotation

  1. Από το Mentor Graphics Design Manager, καλέστε το EDIF importer, ql_edifin, με διπλό κλικ στο εικονίδιο του στο tools παράθυρο.
  2. Ορίστε το .edo αρχείο που το SpDE έχει δημιουργήσει και βεβαιωθείτε ότι το “Create” chexkbox είναι επιλεγμένο υπό το “Automatic Schematic Generation”. Mετά κλικ στο ΟΚ.
  3. Μια νέα EDDΜ βάση δεδομένων θα παραχθεί για post-layout εξομοίωση. Ένας υποκατάλογος DESIGN θα δημιουργηθεί υπό τον οποίο το σχέδιο θα αποθηκευτεί.

 

 

7. Εξομοίωση Χρονισμού (Timing Simulation)

  1. Καλέστε το Quicksim, είναι το ίδιο όπως προηγουμένως. Επιλέξτε το σχέδιο υπό το Design κατάλογο και βεβαιωθείτε ότι το Timing Mode έχει τεθεί σε Constraint. Mετά κλικ στο ΟΚ.
  2. Κάνετε την εξομοίωση όπως προηγουμένως, (δείτε την ενότητα 4 σ’ αυτό το tutorial)

 

 

Eπιστροφή στο Mentor Graphics Tools