MENTOR GRAPHICS IC VERIFY

4. Layout v.s. Schematic (LVS) Check

Αυτό το LVS εργαλείο στο IC station, το IC trace, παρέχει ένα εύκολο τρόπο να ελέγξετε την καλωδιακή σύνδεση του layout σας σύμφωνα με το gate/transistor level σχηματικό σας που δημιουργήσατε στο ‘Design Architect’.

Figure 5-1. Transistor schematic of your design

Σημ: Πριν τρέξετε το LVS, πρέπει να δημιουργήσετε ένα ‘Design View Point’ για το σχηματικό σας χρησιμοποιώντας το Design Viewpoint Editor (καλέστε ‘DVE’ από το ‘dmgr’).

Επιπλέον, για εκπαιδευτικό σκοπό, θα κάνουμε μια κακή προσαρμογή στο layout μας αφαιρώντας μια επαφή από τη NMOS output port, όπως φαίνεται στη Fig 5-2.

Figure 5-2. One contact on NMOS drain is removed for demonstration purpose

1. Στο ‘IC Palettes’, υπάρχουν δύο επιλογές διαθέσιμες για IC trace:

- IC trace (D): To IC trace σε Direct mode μεταχειρίζεται κάθε πύλη ή λειτουργικό block ως ένα ‘black-box’. To IC trace (D) συγκρίνει μόνο την συνδετικότητα στο τρέχων level της ιεραρχίας και δεν ελέγχει οτιδήποτε είναι εντός των gates/blocks. Επομένως, επιλέξτε IC trace(D) όταν :

• τα χαμηλότερα στην ιεραρχία level cells έχουν ήδη επαληθευτεί.

• τα περιεχόμενα των χαμηλότερων level κυκλωμάτων συνήθως μπορεί να μην υπάρχουν, εκτός των ‘black-boxes’ σ΄αυτό το επίπεδο του layout, για παράδειγμα, όταν τοποθετούνται standard cells ή library cells.

- IC trace(M) : To IC trace σε Mask mode επαληθεύει ολόκληρη την ιεραρχία του layout σε επίπεδο τρόπο, τo IC trace(M) δεν συγκρίνει μόνο την συνδετικότητα στο τρέχων επίπεδο, αλλά σε όλα τα blocks/cells του χαμηλότερου επιπέδου σε όλη τη διαδρομή προς τα κάτω πιο αρχικά.

Σ’ αυτό το παράδειγμα, όσο το σχηματικό μας είναι σε transistor level (το χαμηλότερο level), επιλέγουμε

IC trace(M).

2. Επιλέξτε ‘LVS’ από την ‘IC trace(M)’ και ένα πλαίσιο διαλόγου ‘LVS(Mask)’ θα εμφανιστεί. Για το πλαίσιο ‘Source name’ εισάγετε το όνομα του εξαρτήματος του αναστροφέα σας ή χρησιμοποιήστε τον Navigator για να εγκαταστήσετε τον αναστροφέα.

Figure 5-3. LVS (Mask) dialog box

3. Κλικ στο “Setup LVS…”. Θέσετε “Recognize Gates” σε “ΝΟ”.

Σημ: Αν θέσετε το “Recognize Gates” σε “YES”, το LVS θα προσπαθήσει να συγχωνεύσει και συνδυάσει τα transistors σε λογικές πύλες στο layout σας. Αυτή η επιλογή πρέπει να ενεργοποιείται όταν το σχηματικό σας είναι σε gate level.

Figure 5-4. Setup LVS dialog box

4. Κλικ στο “Setup Trace Props…”. Θέσετε τα “trace” πλαίσια ελέγχου των mn, mp σε “YES”, όπως φαίνεται στη Fig 5-5. Αυτό θα ενεργοποιήσει το LVS να ελέγξει το μέγεθος των transistors σας στο layout έναντι αυτών που ορίσθηκαν στις ιδιότητες ‘W’ και ‘L’ στο σχηματικό.

Σημ: Για να προσθέσετε ιδιότητες διαστάσεων στα transistors του σχηματικού, ανατρέξτε στο Design Architect tutorial.

Σημ: αν δεν θέλετε το IC trace να ελέγξει το μέγεθος των transistors σας, απλώς αφήστε τα στην default τιμή “ΝΟ”.

Figure 5-5. Setup Trace Properties dialog box

5. Κλικ στο “ΟΙ”. Το IC station χρειάζεται μερικά sec για να τρέξει τον έλεγχο του σχεδίου σας. Τα τελικά μηνύματα θα φαίνονται στο κάτω μέρος του παραθύρου :

“Mask results database loaded”

Το LVS θα αποθηκευτεί ως /user/lvs.rep. Μπορείτε αμέσως να δείτε την αναφορά από το IC trace(M) επιλέγοντας :

Report -> LVS

(Φυσικά, πολλές φορές αυτό είναι ‘INCORRECT’ αντί για ‘CORRECT’).

6. Αν το αποτέλεσμα είναι ‘INCORRECT’, επιλέξτε από την ‘IC trace(M)’ παλέτα :

Scan -> First discrepancy

Το σύστημα θα εμφανίσει μια έντονα λευκή γραμμή για να υποδείξει την κακή προσαρμογή μεταξύ του σχηματικού και τoυ layout.

7. Για να δείτε μια άλλη κακή προσαρμογή : (από ‘IC trace(M)’ παλέτα)

Scan -> Next discrepancy

8. Επιλέξτε από την ‘IC trace(M)’ παλέτα :

Report -> LVS

για να πάρετε περισσότερες πληροφορίες για τα LVS αποτελέσματα.

9. Πηγαίνετε πίσω στο ‘Easy Edit’ για να τροποποιήσετε όλα τα λάθη.
10. Ξανατρέξτε το LVS μέχρι να μην υπάρχουν λάθη.

Eπιστροφή στα περιεχόμενα του IC Verify

Επιστροφή

5. Layout Extraction